Ｐｒｏｔｏｃｏｌ Ｃｈｉｐｓ Ｄｅｓｉｇｎ ｆｏｒ ＰＬＣ Bａｃｋ ｔｏ Bａｃｋ Bｕｓ Bａｓｅｄ ｏｎ ＣＰＬＤ

ＴＡＮ Ａｉ-ｇｕｏ１， ＪＵ Ｃｈａｎｇ-ｊｉａｎｇ２
（１．Ｓｃｈｏｏｌ ｏｆ Ｏｐｔｉｃａｌ－Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ， Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｓｈａｎｇｈａｉ ｆｏｒ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Sｈａｎｇｈａｉ ２０００９３，China；２．Ｓｈａｎｇｈａｉ Ｅｌｅｃｔｒｉｃａｌ Ａｐｐａｒａｔｕｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ（Ｇｒｏｕｐ）Ｃｏ．，Ｌｔｄ．，Sｈａｎｇｈａｉ ２０００６３，China）
Abstract：Ａ ｃｏｕｐｌｅ of Ｐｒｏｔｏｃｏｌ ｃｈｉｐｓ ｄｅｓｉｇｎｅｄ ｆｏｒ pｒｏｇｒａｍｍａｂｌｅ lｏｇｉｃａｌ cｏｎｔｒｏｌｌｅｒ （ＰＬＣ） ｂａｃｋ ｔｏ ｂａｃｋ ｂｕｓ ｂａｓｅｄ ｏｎ ＣＰＬＤ ｉｓ present． Pｒｏｔｏｃｏｌ ｃｈｉｐｓ ｃａｎ ｒｅｃｏｇｎｉｚｅ ｐｅｒｉｏｄｉｃａｌ ｄａｔａ ａｎｄ ｎｏｎｐｅｒｉｏｄｉｃ ｄａｔａ ｏｆ ＰＬＣ ｂａｃｋ ｔｏ ｂａｃｋ ｂｕｓ． Ｔｈｅ ｄｅｔａｉｌ ｏｆ ｈｏｗ ｔｏ ｄｅｓｉｇｎ ｓｔａｔｅ ｍａｃｈｉｎｅ， ｆｒａｍｅ ｃｏｎｔｒｏｌｌｅｒ ａｎｄ ＦＩＦＯ ｃｏｎｔｒｏｌｌｅｒ ｉｎ Vｅｒｉｌｏｇ ＨＤＬ ｌａｎｇｕａｇｅ ｉｓ ｄｅｓｃｒｉｂｅｄ ｉｎ ｔｈｅ ａｒｔｉｃｌｅ． Ｔｈｅ ｓｔａｂｌｅ ｗｏｒｋ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ pｒｏｔｏｃｏｌ ｃｈｉｐｓ ｉｎ ２５ＭＨｚ ｐｒｏｖｅｄ ｔｈａｔ ｔｈｅ ｄｅｓｉｇｎ ｉｓ ｆｅａｓｉｂｌｅ．
Key words：ｂａｃｋ ｔｏ ｂａｃｋ ｂｕｓ；ｐｒｏｔｏｃｏｌ ｃｈｉｐｓ；complex programmable logic device（ＣＰＬＤ）；programmable logic controller（ＰＬＣ）